高速インターフェースICのデジタル回路設計およびアナログ回路設計

・IoTの進化を支える高速インターフェースICの設計開発（デジタル回路設計／アナログ回路設計）

・デジタル回路設計、要素技術開発（各種高速インターフェースのプロトコル処理、映像処理、音声処理、暗復号処理、符号化処理 など）

・アナログ回路設計、要素技術開発（高速インターフェースPHY、Mixed Signal、PLL など）

・高速インターフェース関連業界団体での標準化活動（高速インターフェース規格策定、テスト仕様策定）

【必須要件】

１）デジタル回路設計

［経験］Verilog-HDLもしくはSystem-Cによる論理回路設計の経験

［知識］RTL設計、機能検証、論理合成、タイミング制約に関する知識

［ツール］VCSの使用経験

２）アナログ回路設計

［経験］高速インターフェースPHYもしくは高周波回路の設計経験、PLLの設計経験（目安：3年以上）

［知識］CMOSアナログ回路設計の知識

［ツール］アナログ設計ツールの使用経験

３）共通

［語学］TOEIC 450点以上

［その他］高速インターフェースに興味があり、市場動向や製品の進化を先読みして、世界最先端の新規技術を自らつくりあげていく挑戦意欲を有すること

【歓迎要件】

１）デジタル回路設計

［経験］HDMI／DisplayPort／USB／PCI express／mipi などの高速インターフェースの論理回路設計の経験、ICアーキテクチャ設計の経験、計測器や評価ボードを用いたIC評価の経験

［知識］HDMI／DisplayPort／USB／PCI express／mipi などの高速インターフェース規格に関する知識、高速／低消費電力設計の知識、映像処理／音声処理／暗復号処理／符号化処理の知識

［ツール］Verdi/DVE/SpyGlass/DesignCompilerおよびVivado(FPGA)、Perl等のスクリプトの使用経験

２）アナログ回路設計

［経験］HDMI／DisplayPort／USB／PCI express／mipi などの高速インターフェースPHYの設計経験

［知識］10Gbps超のSerDes回路設計の知識、 工学部で集積回路を専攻した専門知識

［ツール］Synopsys Custom Compiler/Fine Simなどの使用経験

３）共通

［経験］高速インターフェース標準化の経験（業界団体での規格提案、規格策定など）、マーケティングの経験（市場のニーズから製品・技術の要件を抽出）

［語学］英会話（海外の開発協業会社とのコミュニケーション、業界団体での標準化活動ができるレベルは大歓迎）

［その他］10Gbps超の高速信号を伝送するPCB設計、EMI評価、高速インターフェースのコンプライアンステストの経験者歓迎

勤務形態

正社員

勤務時間

【勤務時間】

8時30分～17時

※神奈川のみ9時～17時30分

※フレックスタイム制度有り（標準労働時間／1日7時間45分）

※在宅勤務制度あり

休日・休暇

【休日】

完全週休2日制（土曜日・日曜日）、祝日、年末年始、夏季、年次有給

［年間休日127日（2025年度）］

【特別休暇】

年次有給休暇（入社後10日～、翌年度以降最高25日、※翌年度まで繰越可、時間単位取得可）

ファミリーサポート休暇、慶弔休暇、長期節目休暇 など

給与・昇給

【給与・昇給】

想定年収：550万円〜1150万円

※試用期間：3ヶ月（同額支給）

※昇給：年1回

※上記はあくまでも目安であり、正式には社内規定やご経験、前職給与額などに沿って決定いたします。